方法一
自启动脚本放置于/etc/init.d（在RHEL7里面，/etc/init.d是指向/etc/rc.d/init.d符号链接）
推荐使用symbolic link，例如：/etc/init.d/mgcld -> /t/m/license/mgcld*，这里mgcld需要有可执行权限。
1 | chmod +x /t/m/license/mgcld |
Greek Alphabet Quick Reference
α Α alpha
β Β beta
γ Γ gamma
δ Δ delta
ε Ε epsilon
ζ Ζ zeta
η Η eta
θ Θ theta
ι Ι iota
κ Κ kappa
λ Λ lambda
μ Μ mu
ν Ν nu
ξ Ξ xi
ο Ο omicron
π Π pi
ρ Ρ rho
σ Σ sigma
τ Τ tau
υ Υ upsilon
φ Φ phi
χ Χ chi
ψ Ψ psi
ω Ω omega
Spyglass Constraint Convert From SDC to SGDC
- Abbreviations
SDC ：Synopsys Design Constraints
SGDC : Spyglass Design Constraints
CDC : Clock Domain Crossing
Symbolic Links in Windows
Create Symbolic Link to File in CMD Prompt
1 | mklink "Link" "Source_Target" |
Create Symbolic Link to Directory in CMD Prompt
1 | mklink /d "Link" "Source_Target" |
判决反馈均衡器（下）
判决反馈均衡器（上）»
判决反馈均衡器（中）»
判决反馈均衡器（中）»
Part7. VerilogA模型
Verilog-A Hardware Description Language(HDL)是IEEE定义的用于描述模拟系统(Analog Systems)行为的硬件描述语言。通过对子模块建模，可实现项目初期系统级模型搭建和仿真验证。提供研究阶段的可行性分析。自顶向下(TOP-DOWN)设计流程，方便从系统角度，明确定义关键子模块参数和指标要求。
判决反馈均衡器（中）
判决反馈均衡器（上）»
判决反馈均衡器（下）»
判决反馈均衡器（下）»
Part4 瞬态波形和眼图
判决反馈均衡器DFE(上）章节中提到的不同结构，其瞬态波形会存在差异。其采样前的眼图直观反映了采样器的幅度Margin和CDR采样时刻的裕度。
判决反馈均衡器（上）
判决反馈均衡器（中）»
判决反馈均衡器（下）»
判决反馈均衡器（下）»
Part1 DFE基本概念
判决反馈均衡器（Decision Feedback Equalizer, DFE)，是目前SerDes中常见于于RX部分的一种均衡方式，能够有效提升RX的接收性能。